NC7SZ00M5X
onsemi説明: | NAND Gate 1-Element 2-IN CMOS 5-Pin SC-74A T/R |
原産国: | China |
導入日: | Nov 16, 1999 |
更新済み:10-DEC-2024 | |
もっと見る Logic Gates 著者 onsemi |
オンライン版:https://www.datasheets.com/ja/part-details/nc7sz00m5x-onsemi-17712870
概要
コンポーネントの基本的な一般情報、特性、および特徴について理解してください。また、業界の基準や規制に適合しているかどうかも確認してください。
ライフサイクルプレミアム
EU RoHS Yes
RoHSバージョン2011/65/EU, 2015/863
EAR99
自動車 No
供給者CAGEコード1MQ07
8542390060
スケジュールB8542390060
Unknown
投与レベルN/A
PPAP No
AEC認定 No
カテゴリーパス
Semiconductor > Standard and Specialty Logic > Standard Logic > Logic Gates
Semiconductor > Standard and Specialty Logic > Standard Logic > Logic Gates
データシート
データシートをダウンロードすることで、電子部品の包括的な理解を得ることができます。このPDFドキュメントには、製品の概要、特徴、仕様、評価、ダイアグラム、応用例など、必要なすべての詳細が含まれています。
データシートのプレビュー
(Latest バージョン)製造
製造情報には、部品の製造および組み立てのための技術要件と仕様が明記されています。この情報は、製造業者が部品の品質と信頼性を維持し、他のデバイスや部品との互換性を確保するために重要です。
パラメーター
パラメトリック情報には、部品の重要な特徴や性能指標が表示されます。これにより、エンジニアやサプライチェーンマネージャーは、自身のアプリケーションやニーズに最も適した電子部品を比較・選択することができます。
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生産ライン
Maximum Supply Current
Maximum Storage Temperature
Typical Quiescent Current
Maximum Quiescent Current
Supplier Temperature Grade
Input Type
Absolute Propagation Delay Time
Minimum High Level Input Voltage
Maximum Input Leakage Current
Maximum Low Level Output Voltage
Maximum Low Level Input Voltage
Minimum High Level Output Voltage
Propagation Delay Test Condition
Number of Output Enables per Element
Maximum High Level Output Current
Maximum Low Level Output Current
Minimum Storage Temperature
Number of Selection Inputs per Element
Maximum Propagation Delay Time @ Maximum CL
Typical Supply Current
Logic Family
Logic Function
Process Technology
Number of Elements per Chip
Number of Element Inputs
Number of Element Outputs
Output Type
Minimum Operating Temperature
Maximum Operating Temperature
Minimum Operating Supply Voltage
Typical Operating Supply Voltage
Maximum Operating Supply Voltage
参考設計
参考設計のコレクションでインスピレーションとガイダンスを引き出してください。電子部品の能力を示す実用的な実装を探索してください。詳細なドキュメンテーションと回路図で開発プロセスを加速し、効率的なソリューションを作成してください。
CAD モデル
コンポーネントの3D CADモデル、シンボル、およびフットプリントにアクセスしてください。その構造と寸法を視覚化し、デザインを統合し、パフォーマンスを効果的に最適化してください。